更新时间：2024-06-19 20:25
巴克码是50年代初，R.H.巴克提出的一种具有特殊规律的二进制码组。
它是一个非周期序列，一个n位的巴克码{X1，X2，X3，···Xn。)，每个码元只可能取值+1或-1，它的自相关函数为：
已找到的只有9组，并且已经证明在长度小于12100的范围内不存在其他长度的巴克码，已知的其中长度的巴克码如下：
n 巴克码组
2 ++ ，+－
3 ++－
4 +++－，++－+
5 +++－+
7 +++－－+－
11 +++－－－+－－+－
13 +++++－－++－+－+
表中“+”表示+1，“－”表示－1
现代雷达要求既能探测远距离目标，又要有高的距离分辨力。高的距离分辨力要求有极窄的脉冲宽度，这就限制了发射功率的增加 ，从而影响雷达的探测距离。采用脉冲压缩技术，发射宽脉冲信号，接收时经脉冲压缩后变成窄脉冲，可以解决雷达作用距离和距离分辨力之间的矛盾。脉冲压缩雷达的发射信号一般为调频信号和二相编码信号。在有限的二相编码序列中，巴克码序列为最佳序列，它具有理想的自相关特性，在PD 雷达中得到了广泛的应用。
巴克码序列是相位编码信号的一种，具有理想的自相关特性。巴克码的自相关函数的主峰和旁瓣均为底边宽度为 2T 的等腰三角形 ，主瓣峰值是 旁瓣峰值 的13 倍。能够找到的巴克码只有 7 种，子脉冲长度分别为 ：2，3 ，4 ，5 ，7 ，11 ，13 。已经证明巴克码的最大长度为 13 位 。
现代雷达信号处理系统的设计一般都采用匹配滤波器 ，使输出信噪比达到最大 。根据最佳匹配理论 ，白噪声环境下 ，巴克码信号最佳匹配滤波器的传输函数为 ：
H(f)=kU*(f )
式中 ， k 为常数 ，U(f)为巴克码信号的频谱。
第一级为子脉冲匹配滤波器，第二级为一个延迟加权网络。
1、仿真模型：
随着计算机技术和仿真技术的发展，计算机仿真技术被广泛应用于雷达系统设计领域，在一定程度上可以替代外场测试，降低雷达研制的成本和周期。在Matlab/Sim ulink 平台上建立了巴 克码信号处理的计算机仿真模型。采用数字信号处理方案的仿真模型组成框图。
巴克码信号进行 FFT 变换(先补零)和共轭变换后可得到巴克码信号匹配滤波器的传输函数。信号+噪声进行 FFT 变换(先补零)后得到其频谱函数，与传输函数相乘后即为频率响应，再经 IFFT 变换输出时域波形。
2、仿真结果：
仿真结果表明 ，巴克码信号经匹配滤波器后，主瓣幅度为副瓣幅度的 13 倍，即 ：副瓣电平为 223 dB ，脉冲宽度压缩为原来的 1/13。采用组合巴克码的方法，即对 每一个码元再进行编码，可进一步提高压缩比。
信噪比为 -10 dB 时匹配滤波器的输出波形。在输入端信号已完全淹没在噪声中，而由输出信号波形可知，信噪比得到了很大提升。
为进一频抑制副瓣电平，可增加一级与延迟加权网络，延迟时间为 2 倍的子脉冲宽度。由于主瓣和旁瓣之间有良好的相似性，通过加权网络可消除主瓣旁边的旁瓣。
巴克码是数字通信中常用的信息同步码型；提出一种7 位巴克码数据发送卡的设计方法；介绍了巴克码应用背景，阐述了80C196KB 单片机、EPM7128SLC 可编程逻辑器件的使用方法，利用上述芯片和分立元件设计并实现7 位巴克码数据发送卡；介绍了并口EPP 模式下巴克码的控制过程，给出了巴克码数据发送卡部分设计电路，介绍了码型实现过程；通过实践证明了该发送卡能够实现7 位巴克码的生成与输出，完全满足某型俄制机载产品测试要求。
巴克码是一种非周期序列。一个n 位的巴克码组为{x1 ， x 2 ， x3 ， ⋯xn }， 其中x i 取值为+ 1 或- 1。
以7 位巴克码组{+ + + - - + -}为例， 求出它的自相关函数如下：
① 当j= 0 时 R(j)=7；
② 当j= ±1，±3， ±5，±7 时 R(j)= 0；
③ 当j= ±2， ±4， ±6 时 R(j)= -1；
对于7 位的巴克码组， 码元的不同排序又可衍生其它类型码组，7 位巴克码组有7 种不同的码型，与之相对应的又有7 种不同的反码。
根据协议，数据卡需要产生的14 种码型，每2个7 位巴克码组构成一个信息字(前7 位与后7 位码构成一个信息字)，每个信息字的组成规则为：正码组、与之相对应的反码组、0 码组三者中任意两组码组成。不同的码组组合代表不同的意义，以7 位巴克码组1110010(正码)为例，它对应的反码为0001101。
整个系统以单片机和CPLD 作为核心控制器进行设计。系统设计有波形发生器，在波形发生器基准信号基础上实现了双机通信、并行数据的双端RAM 读取、移位寄存器数据写入、巴克码数据输出归零等功能。同时根据系统设计要求，上位机控制软件可实现对巴克码信息内容实时修改，对机载产品进行多种状态测试。
1、 波形发生器：
波形发生器产生的波形时序是系统工作的时钟基准， 包括路同步、移位脉冲和归零信号三路同步信号。路同步信号是勤务信号，它是单片机程序工作的时钟基准源，移位脉冲用于移出CPLD 内移位寄存器的数据，归零信号用于对移位寄存器输出的数据进行归零处理，最终输出巴克码。为消除移出数据与归零信号相与产生的功能冒险，移位脉冲和归零信号采取信号沿非对齐设计方法。
2、巴克码输出设计：
设计采用单片机和CPLD 作为核心控制器件实现。协议要求系统产生以字为单位的信息，由于系统要求一个信息字由2 个7 位巴克码组组成，加上一个间隔位码元，共计15 位码元。EPM7128SLC是ALTERA 公司生产一款128 个宏单元 CPLD，它内部提供有8 位并串移位寄存器74165，使用2 个74165 串联可实现一个字的巴克码信息。但2 片74165 产生的是16 位的串行数据，这比要求的信息字多出一位，故单片机在对74165 进行写操作时， 对74165 第一位输出数据进行无信息处理，以满足16 位的移位寄存器对15 位数据输出要求。由于这里用的16 位移位寄存器， 所以波形发生器设计移位脉冲16 位。
3、巴克码数据实时控制的实现：
为了实现输出巴克码数据的实时可控制性， 需要计算机与单片机进行双机通信[5]来完成计算机对数据的传输控制。计算机采用EPP 模式通信。使用双端口RAM作为主要元件作为通信接口，计算机通过判断单片机产生的握手信号将预置好的巴克码数据写入双端存储器IDT7130 中，单片机通过读取IDT7130 中的数据对移位寄存器进行写入修改。